Semiconductor Components Industries, LLC, 2000
July, 2000 – Rev. 4 1Publication Order Number:
MC74HC165A/D
MC74HC165A
8-Bit Serial or
Parallel-Input/
Serial-Output Shift Register
High–Performance Silicon–Gate CMOS
The MC74HC165A is identical in pinout to the LS165. The device
inputs are compatible with standard CMOS outputs; with pullup
resistors, they are compatible with LSTTL outputs.
This device is an 8–bit shift register with complementary outputs
from the last stage. Data may be loaded into the register either in
parallel or in serial form. When the Serial Shift/Parallel Load input is
low, the data is loaded asynchronously in parallel. When the Serial
Shift/Parallel Load input is high, the data is loaded serially on the
rising edge of either Clock or Clock Inhibit (see the Function Table).
The 2–input NOR clock may be used either by combining two
independent clock sources or by designating one of the clock inputs to
act as a clock inhibit.
•Output Drive Capability: 10 LSTTL Loads
•Outputs Directly Interface to CMOS, NMOS, and TTL
•Operating Voltage Range: 2 to 6 V
•Low Input Current: 1 µA
•High Noise Immunity Characteristic of CMOS Devices
•In Compliance with the Requirements Defined by JEDEC Standard
No. 7A
•Chip Complexity: 286 FETs or 71.5 Equivalent Gates
Device Package Shipping
ORDERING INFORMATION
MC74HC165AN PDIP–16 2000 / Box
MC74HC165AD SOIC–16
http://onsemi.com
48 / Rail
MC74HC165ADR2 SOIC–16 2500 / Reel
MARKING
DIAGRAMS
A = Assembly Location
WL or L = Wafer Lot
YY or Y = Year
WW or W = Work Week
MC74HC165ADT TSSOP–16 96 / Rail
MC74HC165ADTR2 TSSOP–16 2500 / Reel
SO–16
D SUFFIX
CASE 751B
1
16
PDIP–16
N SUFFIX
CASE 648
1
16
1
16
MC74HC165AN
AWLYYWW
1
16
HC165A
AWLYWW
TSSOP–16
DT SUFFIX
CASE 948F
1
16 HC
165A
ALYW
1
16
MC74HC165A
http://onsemi.com
2
LOGIC DIAGRAM
PIN 16 = VCC
PIN 8 = GND
11
12
13
14
3
4
5
6
10
A
B
C
D
E
F
G
H
SA
PARALLEL
DATA
INPUTS
SERIAL
DATA
INPUT
SERIAL SHIFT/
PARALLEL LOAD
1
2
15
CLOCK
CLOCK INHIBIT
9
7
QH
QH
SERIAL
DATA
OUTPUTS
PIN ASSIGNMENT
13
14
15
16
9
10
11
125
4
3
2
1
8
7
6
B
C
D
CLOCK INHIBIT
VCC
QH
SA
A
F
E
CLOCK
SERIAL SHIFT/
PARALLEL LOAD
GND
QH
H
G
FUNCTION TABLE
Inputs Internal Stages Output
Serial Shift/
Parallel Load Clock Clock
Inhibit SAA – H QAQBQHOperation
L X X X a … h a b h Asynchronous Parallel Load
H
HL
LL
HX
XL
HQAn
QAn QGn
QGn Serial Shift via Clock
H
HL
LL
HX
XL
HQAn
QAn QGn
QGn Serial Shift via Clock Inhibit
H
HX
HH
XX
XX
XNo Change Inhibited Clock
H L L X X No Change No Clock
X = don’t care QAn – QGn = Data shifted from the preceding stage
MC74HC165A
http://onsemi.com
3
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎ
ÎÎÎÎÎ
Value
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to + 7.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±20
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
Iout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±25
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Current, VCC and GND Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
±50
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
PD
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Power Dissipation in Still Air Plastic DIP†
SOIC Package†
TSSOP Package†
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
750
500
450
ÎÎÎ
Î
Î
Î
ÎÎÎ
mW
ÎÎÎÎ
ÎÎÎÎ
Tstg
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Storage Temperature
ÎÎÎÎÎ
ÎÎÎÎÎ
– 65 to + 150
ÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
TL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Lead Temperature, 1 mm from Case for 10 Seconds
(Plastic DIP, SOIC or TSSOP Package)
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
260
ÎÎÎ
Î
Î
Î
ÎÎÎ
C
*Maximum Ratings are those values beyond which damage to the device may occur.
Functional operation should be restricted to the Recommended Operating Conditions.
†Derating — Plastic DIP: – 10 mW/C from 65 to 125C
SOIC Package: – 7 mW/C from 65 to 125C
TSSOP Package: – 6.1 mW/C from 65 to 125C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D).
RECOMMENDED OPERATING CONDITIONS
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎ
Min
ÎÎ
ÎÎ
Max
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
2.0
ÎÎ
ÎÎ
6.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin, Vout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Voltage, Output Voltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
0
ÎÎ
ÎÎ
VCC
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Operating Temperature, All Package Types
ÎÎÎ
ÎÎÎ
– 55
ÎÎ
ÎÎ
+ 125
ÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Input Rise and Fall Time VCC = 2.0 V
(Figure 1) VCC = 3.0 V
VCC = 4.5 V
VCC = 6.0 V
ÎÎÎ
Î
Î
Î
ÎÎÎ
0
0
0
ÎÎ
ÎÎ
ÎÎ
1000
600
500
400
ÎÎÎ
Î
Î
Î
ÎÎÎ
ns
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VCC
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 55 to
25C
ÎÎÎ
Î
Î
Î
ÎÎÎ
85C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
125C
ÎÎÎ
Î
Î
Î
ÎÎÎ
Unit
ÎÎ
ÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = 0.1 V or VCC – 0.1 V
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎ
ÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Low–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = 0.1 V or VCC – 0.1 V
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.5
0.9
1.35
1.80
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
0.5
0.9
1.35
1.80
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.5
0.9
1.35
1.80
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎ
ÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.9
4.4
5.9
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL |Iout| 2.4 mA
|Iout| 4.0 mA
|Iout| 5.2 mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.48
3.98
5.48
ÎÎÎ
Î
Î
Î
ÎÎÎ
2.34
3.84
5.34
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.20
3.70
5.20
ÎÎÎ
Î
Î
Î
ÎÎÎ
V
This device contains protection
circuitry to guard against damage
due to high static voltages or electric
fields. However, precautions must
be taken to avoid applications of any
voltage higher than maximum rated
voltages to this high–impedance cir-
cuit. For proper operation, Vin and
Vout should be constrained to the
range GND (Vin or Vout) VCC.
Unused inputs must always be
tied to an appropriate logic voltage
level (e.g., either GND or VCC).
Unused outputs must be left open.
MC74HC165A
http://onsemi.com
4
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
VCC
V
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Parameter
Symbol
ÎÎÎ
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
125C
ÎÎÎ
ÎÎÎ
ÎÎÎ
85C
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
– 55 to
25C
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
VCC
V
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Parameter
Symbol
ÎÎ
ÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Low–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
0.1
0.1
0.1
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL |Iout| 2.4 mA
|Iout| 4.0 mA
|Iout| 5.2 mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.26
0.26
0.26
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.33
0.33
0.33
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.40
0.40
0.40
ÎÎÎ
Î
Î
Î
ÎÎÎ
ÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Input Leakage
Current
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
±1.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±1.0
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Maximum Quiescent Supply
Current (per Package)
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
Iout = 0 µA
ÎÎÎÎ
ÎÎÎÎ
6.0
ÎÎÎÎ
ÎÎÎÎ
4
ÎÎÎ
ÎÎÎ
40
ÎÎÎÎ
ÎÎÎÎ
160
ÎÎÎ
ÎÎÎ
µA
NOTE:Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VCC
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 55 to
25C
ÎÎÎ
Î
Î
Î
ÎÎÎ
85C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
125C
ÎÎÎ
Î
Î
Î
ÎÎÎ
Unit
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
fmax
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Clock Frequency (50% Duty Cycle)
(Figures 1 and 8)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
6
18
30
35
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
4.8
17
24
28
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
4
15
20
24
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
MHz
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH,
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Clock (or Clock Inhibit) to QH or QH
(Figures 1 and 8)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
52
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
63
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
65
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH,
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Serial Shift/Parallel Load to QH or
QH (Figures 2 and 8)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
175
58
35
30
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
220
70
44
37
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
265
72
53
45
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH,
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Input H to QH or QH
(Figures 3 and 8)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
52
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
63
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
65
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tTLH,
tTHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Output Transition Time, Any Output
(Figures 1 and 8)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
27
15
13
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
95
32
19
16
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
110
36
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Capacitance
ÎÎÎÎ
ÎÎÎÎ
—
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
10
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
pF
NOTES:
1. For propagation delays with loads other than 50 pF, see Chapter 2 of t he ON Semiconductor H igh–Speed C MOS D ata Book (DL129/D).
2. Information o n typical parametric values can be found in Chapter 2 o f the ON S emiconductor H igh–Speed CMOS Data B ook (DL129/D).
Typical @ 25°C, VCC = 5.0 V
CPD Power Dissipation Capacitance (Per Package)* 40 pF
*Used to determine the no–load d ynamic power consumption: PD = CPD VCC2f + ICC VCC. For load c onsiderations, s ee Chapter 2 o f the
ON Semiconductor High–Speed CMOS Data Book (DL129/D).
MC74HC165A
http://onsemi.com
5
TIMING REQUIREMENTS (Input tr = tf = 6 ns)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎ
VCC
V
ÎÎÎÎ
ÎÎÎÎ
– 55 to
25C
ÎÎÎÎ
ÎÎÎÎ
85C
ÎÎÎ
ÎÎÎ
125C
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Parallel Data Inputs to Serial Shift/Parallel Load
(Figure 4)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
30
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
95
40
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
55
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Input SA to Clock (or Clock Inhibit)
(Figure 5)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
30
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
95
40
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
55
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Serial Shift/Parallel Load to Clock (or Clock
Inhibit)
(Figure 6)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
30
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
95
40
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
55
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Clock to Clock Inhibit
(Figure 7)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
30
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
95
40
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
55
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
th
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Hold Time, Serial Shift/Parallel Load to Parallel Data Inputs
(Figure 4)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
th
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Hold Time, Clock (or Clock Inhibit) to Input SA
(Figure 5)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
th
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Hold Time, Clock (or Clock Inhibit) to Serial Shift/Parallel
Load
(Figure 6)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5
5
5
5
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
trec
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Recovery Time, Clock to Clock Inhibit
(Figure 7)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
75
30
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
95
40
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
55
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tw
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Pulse Width, Clock (or Clock Inhibit)
(Figure 1)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
70
27
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
90
32
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
100
36
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tw
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Pulse width, Serial Shift/Parallel Load
(Figure 2)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
70
27
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
90
32
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
100
36
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Rise and Fall Times
(Figure 1)
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1000
800
500
400
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
NOTE:Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
MC74HC165A
http://onsemi.com
6
PIN DESCRIPTIONS
INPUTS
A, B, C, D, E, F, G, H (Pins 11, 12, 13, 14, 3, 4, 5, 6)
Parallel Data inputs. Data on these inputs are
asynchronously entered in parallel into the internal
flip–flops when the Serial Shift/Parallel Load input is low.
SA (Pin 10)
Serial Data input. When the Serial Shift/Parallel Load
input is high, data on this pin is serially entered into the first
stage of the shift register with the rising edge of the Clock.
CONTROL INPUTS
Serial Shift/Parallel Load (Pin 1)
Data–entry control input. When a high level is applied to
this pin, data at the Serial Data input (SA) are shifted into the
register with the rising edge of the Clock. When a low level
is applied to this pin, data at the Parallel Data inputs are
asynchronously loaded into each of the eight internal stages.
Clock, Clock Inhibit (Pins 2, 15)
Clock inputs. These two clock inputs function identically.
Either may be used as an active–high clock inhibit.
However, to avoid double clocking, the inhibit input should
go high only while the clock input is high.
The shift register is completely static, allowing Clock
rates down to DC in a continuous or intermittent mode.
OUTPUTS
QH, QH (Pins 9, 7)
Complementary Shift Register outputs. These pins are th e
noninverted and inverted outputs of the eighth stage of the
shift register.
MC74HC165A
http://onsemi.com
7
SWITCHING WAVEFORMS
trtf
VCC
GND
90%
50%
10%
tPLH tPHL
CLOCK
OR CLOCK INHIBIT
90%
50%
10%
tTLH tTHL
QH OR QH
Figure 1. Serial–Shift Mode
SERIAL SHIFT/
PARALLEL LOAD
QH OR QH
50%
tPLH
50%
VCC
GND
tPHL
50%
Figure 2. Parallel–Load Mode
trtf
INPUT H 90%
50%
10%
90%
50%
10%
VCC
GND
tPHL
tTHL
tTLH
tPLH
QH OR QH
Figure 3. Parallel–Load Mode
50%
VCC
GND
th
VCC
GND
ASYNCHRONOUS PARALLEL
LOAD
(LEVEL SENSITIVE)
SERIAL SHIFT/
PARALLEL LOAD
INPUTS A-H
Figure 4. Parallel–Load Mode
INPUT SA50%
50%
CLOCK
OR CLOCK INHIBIT
VCC
GND
VCC
GND
Figure 5. Serial–Shift Mode
SERIAL SHIFT/
PARALLEL LOAD
CLOCK
OR CLOCK INHIBIT
50%
50%
tsu
VCC
GND
VCC
GND
CLOCK 2 INHIBITED
CLOCK INHIBIT
CLOCK
50%
50%
tsu trec
VCC
GND
VCC
GND
Figure 6. Serial–Shift Mode
Figure 7. Serial–Shift, Clock–Inhibit Mode Figure 8. Test Circuit
*Includes all probe and jig capacitance
CL*
TEST POINT
DEVICE
UNDER
TEST
OUTPUT
tw
1/fmax
tw
VALID
tsu
VALID
tsu th
th
MC74HC165A
http://onsemi.com
8
ABC FGH
11 12 13 4 5 6
9QH
7QH
SERIAL SHIFT/
PARALLEL LOAD 1
SERIAL DATA
INPUT SA
10
CLOCK 2
CLOCK
INHIBIT
15
EXPANDED LOGIC DIAGRAM
CLOCK
CLOCK INHIBIT
SA
SERIAL SHIFT/
PARALLEL LOAD
A
B
C
D
E
F
G
H
QH
QH
H
L
H
L
H
L
H
H
HH
LL
L
H
H
L
L
H
H
L
L
H
H
L
PARALLEL LOAD
PARALLEL
DATA
INPUTS
TIMING DIAGRAM
DQ
A
CC
DQ
B
CC
DQ
C
CC
DQ
F
CC
DQ
G
CC
DQ
H
CC
CLOCK
INHIBIT
MODE
SERIAL-SHIFT MODE
MC74HC165A
http://onsemi.com
9
PACKAGE DIMENSIONS
PDIP–16
N SUFFIX
CASE 648–08
ISSUE R
MIN MINMAX MAX
INCHES MILLIMETERS
DIM
A
B
C
D
F
G
H
J
K
L
M
S
18.80
6.35
3.69
0.39
1.02
0.21
2.80
7.50
0°
0.51
19.55
6.85
4.44
0.53
1.77
0.38
3.30
7.74
10°
1.01
0.740
0.250
0.145
0.015
0.040
0.008
0.110
0.295
0°
0.020
0.770
0.270
0.175
0.021
0.070
0.015
0.130
0.305
10°
0.040
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEADS WHEN
FORMED PARALLEL.
4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.
5. ROUNDED CORNERS OPTIONAL.
2.54 BSC
1.27 BSC
0.100 BSC
0.050 BSC
–A
–
B
18
916
F
HGD 16 PL
S
C
–T
–
SEATING
PLANE
KJM
L
TA0.25 (0.010) M M
0.25 (0.010) T B A
MS S
MIN MINMAX MAX
MILLIMETERS INCHES
DIM
A
B
C
D
F
G
J
K
M
P
R
9.80
3.80
1.35
0.35
0.40
0.19
0.10
0°
5.80
0.25
10.00
4.00
1.75
0.49
1.25
0.25
0.25
7°
6.20
0.50
0.386
0.150
0.054
0.014
0.016
0.008
0.004
0°
0.229
0.010
0.393
0.157
0.068
0.019
0.049
0.009
0.009
7°
0.244
0.019
1.27 BSC 0.050 BSC
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
IN EXCESS OF THE D DIMENSION AT
MAXIMUM MATERIAL CONDITION.
18
916
–A
–
–B
–
D16PL
K
C
G
–T
–
SEATING
PLANE
R X 45°
MJ
F
P 8 PL
0.25 (0.010) B
M M
SOIC–16
D SUFFIX
CASE 751B–05
ISSUE J
MC74HC165A
http://onsemi.com
10
PACKAGE DIMENSIONS
TSSOP–16
DT SUFFIX
CASE 948F–01
ISSUE O
ÇÇÇ
ÇÇÇ
DIM MIN MAX MIN MAX
INCHESMILLIMETERS
A4.90 5.10 0.193 0.200
B4.30 4.50 0.169 0.177
C--- 1.20 --- 0.047
D0.05 0.15 0.002 0.006
F0.50 0.75 0.020 0.030
G0.65 BSC 0.026 BSC
H0.18 0.28 0.007 0.011
J0.09 0.20 0.004 0.008
J1 0.09 0.16 0.004 0.006
K0.19 0.30 0.007 0.012
K1 0.19 0.25 0.007 0.010
L6.40 BSC 0.252 BSC
M0 8 0 8
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSION A DOES NOT INCLUDE MOLD FLASH.
PROTRUSIONS OR GATE BURRS. MOLD FLASH OR
GATE BURRS SHALL NOT EXCEED 0.15 (0.006) PER
SIDE.
4. DIMENSION B DOES NOT INCLUDE INTERLEAD
FLASH OR PROTRUSION. INTERLEAD FLASH OR
PROTRUSION SHALL NOT EXCEED
0.25 (0.010) PER SIDE.
5. DIMENSION K DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR PROTRUSION
SHALL BE 0.08 (0.003) TOTAL IN EXCESS OF THE K
DIMENSION AT MAXIMUM MATERIAL CONDITION.
6. TERMINAL NUMBERS ARE SHOWN FOR
REFERENCE ONLY.
7. DIMENSION A AND B ARE TO BE DETERMINED AT
DATUM PLANE -W-.

SECTION N–N
SEATING
PLANE
IDENT.
PIN 1
18
16 9
DETAIL E
J
J1
B
C
D
A
K
K1
H
G
ÉÉÉ
ÉÉÉ
DETAIL E
F
M
L
2X L/2
–U–
S
U0.15 (0.006) T
S
U0.15 (0.006) T
S
U
M
0.10 (0.004) V S
T
0.10 (0.004)
–T–
–V–
–W–
0.25 (0.010)
16X REFK
N
N
MC74HC165A
http://onsemi.com
11
Notes
MC74HC165A
http://onsemi.com
12
ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes
without further notice to any products herein. SCILLC makes no warranty , representation or guarantee regarding the suitability of its products for any particular
purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,
including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or
specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must be
validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.
SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications
intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or
death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold
SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable
attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim
alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.
PUBLICATION ORDERING INFORMATION
CENTRAL/SOUTH AMERICA:
Spanish Phone: 303–308–7143 (Mon–Fri 8:00am to 5:00pm MST)
Email: ONlit–spanish@hibbertco.com
ASIA/PACIFIC: LDC for ON Semiconductor – Asia Support
Phone: 303–675–2121 (Tue–Fri 9:00am to 1:00pm, Hong Kong Time)
Toll Free from Hong Kong & Singapore:
001–800–4422–3781
Email: ONlit–asia@hibbertco.com
JAPAN: ON Semiconductor, Japan Customer Focus Center
4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–8549
Phone: 81–3–5740–2745
Email: r14525@onsemi.com
ON Semiconductor Website: http://onsemi.com
For additional information, please contact your local
Sales Representative.
MC74HC165A/D
NORTH AMERICA Literature Fulfillment:
Literature Distribution Center for ON Semiconductor
P.O. Box 5163, Denver, Colorado 80217 USA
Phone: 303–675–2175 or 800–344–3860 Toll Free USA/Canada
Fax: 303–675–2176 or 800–344–3867 Toll Free USA/Canada
Email: ONlit@hibbertco.com
Fax Response Line: 303–675–2167 or 800–344–3810 Toll Free USA/Canada
N. American Technical Support: 800–282–9855 Toll Free USA/Canada
EUROPE: LDC for ON Semiconductor – European Support
German Phone: (+1) 303–308–7140 (M–F 1:00pm to 5:00pm Munich Time)
Email: ONlit–german@hibbertco.com
French Phone: (+1) 303–308–7141 (M–F 1:00pm to 5:00pm Toulouse Time)
Email: ONlit–french@hibbertco.com
English Phone: (+1) 303–308–7142 (M–F 12:00pm to 5:00pm UK Time)
Email: ONlit@hibbertco.com
EUROPEAN TOLL–FREE ACCESS*: 00–800–4422–3781
*Available from Germany, France, Italy, England, Ireland