Semiconductor Components Industries, LLC, 2001
November, 2001 – Rev. 10 1Publication Order Number:
MC74HC373A/D
MC74HC373A
Octal 3-State Non-Inverting
Transparent Latch
High–Performance Silicon–Gate CMOS
The MC74HC373A is identical in pinout to the LS373. The device
inputs are compatible with standard CMOS outputs; with pullup
resistors, they are compatible with LSTTL outputs.
These latches appear transparent to data (i.e., the outputs change
asynchronously) when Latch Enable is high. When Latch Enable goes
low, data meeting the setup and hold time becomes latched.
The Output Enable input does not affect the state of the latches, but
when Output Enable is high, all device outputs are forced to the
high–impedance state. Thus, data may be latched even when the
outputs are not enabled.
The HC373A is identical in function to the HC573A which has the
data inputs on the opposite side of the package from the outputs to
facilitate PC board layout.
The HC373A is the non–inverting version of the HC533A.
•Output Drive Capability: 15 LSTTL Loads
•Outputs Directly Interface to CMOS, NMOS and TTL
•Operating Voltage Range: 2.0 to 6.0 V
•Low Input Current: 1.0 µA
•High Noise Immunity Characteristic of CMOS Devices
•In Compliance with the Requirements Defined by JEDEC Standard
No. 7A
•Chip Complexity: 186 FETs or 46.5 Equivalent Gates
http://onsemi.com
MARKING
DIAGRAMS
1
20
A = Assembly Location
WL = Wafer Lot
YY = Year
WW = Work Week
SOIC WIDE–20
DW SUFFIX
CASE 751D
HC373A
AWLYYWW
PDIP–20
N SUFFIX
CASE 738 1
20
MC74HC373AN
AWLYYWW
TSSOP–20
DT SUFFIX
CASE 948E
1
20
1
20
1
20
Device Package Shipping
ORDERING INFORMATION
MC74HC373AN PDIP–20 1440 / Box
MC74HC373ADW SOIC–WIDE 38 / Rail
MC74HC373ADWR2 SOIC–WIDE 1000 / Reel
MC74HC373ADT TSSOP–20 75 / Rail
MC74HC373ADTR2 TSSOP–20 2500 / Reel
HC
373A
ALYW
1
20
MC74HC373AF SOEIAJ–20 1600 / Box
MC74HC373AFEL SOEIAJ–20 2000 / Reel
SOEIAJ–20
F SUFFIX
CASE 967
1
20
74HC373A
AWLYWW
1
20
MC74HC373A
http://onsemi.com
2
LOGIC DIAGRAM
DATA
INPUTS
D0
D1
D2
D3
D4
D5
D6
D7 18
17
14
13
8
7
4
3
1
OUTPUT ENABLE
19
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
16
15
12
9
6
5
2
PIN 20 = VCC
PIN 10 = GND
NONINVERTING
OUTPUTS
11
LATCH ENABLE
FUNCTION TABLE
Inputs Output
Output Latch
Enable Enable D Q
LHHH
LHLL
L L X No Change
HXXZ
X = Don’t Care
Z = High Impedance
PIN ASSIGNMENT
Q2
D1
D0
Q0
OUTPUT
ENABLE
GND
Q3
D3
D2
Q1 5
4
3
2
1
10
9
8
7
6
14
15
16
17
18
19
20
11
12
13
Q6
D6
D7
Q7
VCC
LATCH
ENABLE
Q4
D4
D5
Q5
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
Design Criteria
ÎÎÎÎ
ÎÎÎÎ
Value
ÎÎÎ
ÎÎÎ
Units
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
Internal Gate Count*
ÎÎÎÎ
ÎÎÎÎ
46.5
ÎÎÎ
ÎÎÎ
ea
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
Internal Gate Propagation Delay
ÎÎÎÎ
ÎÎÎÎ
1.5
ÎÎÎ
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
Internal Gate Power Dissipation
ÎÎÎÎ
ÎÎÎÎ
5.0
ÎÎÎ
ÎÎÎ
µW
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ
Speed Power Product
ÎÎÎÎ
ÎÎÎÎ
0.0075
ÎÎÎ
ÎÎÎ
pJ
*Equivalent to a two–input NAND gate.
MC74HC373A
http://onsemi.com
3
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎ
ÎÎÎÎÎ
Value
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to + 7.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±20
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
Iout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±35
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Current, VCC and GND Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
±75
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
PD
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Power Dissipation in Still Air, Plastic DIP†
SOIC Package†
TSSOP Package†
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
750
500
450
ÎÎÎ
Î
Î
Î
ÎÎÎ
mW
ÎÎÎÎ
ÎÎÎÎ
Tstg
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Storage Temperature
ÎÎÎÎÎ
ÎÎÎÎÎ
– 65 to + 150
ÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
TL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Lead Temperature, 1 mm from Case for 10 Seconds
(Plastic DIP, SOIC, SSOP or TSSOP Package)
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
260
ÎÎÎ
Î
Î
Î
ÎÎÎ
C
*Maximum Ratings are those values beyond which damage to the device may occur.
Functional operation should be restricted to the Recommended Operating Conditions.
†Derating — Plastic DIP: – 10 mW/C from 65 to 125C
SOIC Package: – 7 mW/C from 65 to 125C
TSSOP Package: – 6.1 mW/C from 65 to 125C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D).
RECOMMENDED OPERATING CONDITIONS
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎ
Min
ÎÎ
ÎÎ
Max
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
2.0
ÎÎ
ÎÎ
6.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin, Vout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Voltage, Output Voltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
0
ÎÎ
ÎÎ
VCC
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Operating Temperature, All Package Types
ÎÎÎ
ÎÎÎ
– 55
ÎÎ
ÎÎ
+ 125
ÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Input Rise and Fall Time VCC = 2.0 V
(Figure 1) VCC = 4.5 V
VCC = 6.0 V
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
0
0
0
ÎÎ
ÎÎ
ÎÎ
ÎÎ
1000
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VCC
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 55 to
25C
ÎÎÎ
Î
Î
Î
ÎÎÎ
85C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
125C
ÎÎÎ
Î
Î
Î
ÎÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = VCC – 0.1 V
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
ÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Low–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = 0.1 V
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.5
0.9
1.35
1.8
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
0.5
0.9
1.35
1.8
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
0.5
0.9
1.35
1.8
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
ÎÎÎ
1.9
4.4
5.9
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH |Iout| 2.4 mA
|Iout| 6.0 mA
|Iout| 7.8 mA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.48
3.98
5.48
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.34
3.84
5.34
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.2
3.7
5.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Low–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIL
|Iout| 20 µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.1
0.1
0.1
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIL |Iout| 2.4 mA
|Iout| 6.0 mA
|Iout| 7.8 mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.26
0.26
0.26
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.33
0.33
0.33
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.4
0.4
0.4
ÎÎÎ
Î
Î
Î
ÎÎÎ
This device contains protection
circuitry to guard against damage
due to high static voltages or electric
fields. However, precautions must
be taken to avoid applications of any
voltage higher than maximum rated
voltages to this high–impedance cir-
cuit. For proper operation, Vin and
Vout should be constrained to the
range GND (Vin or Vout) VCC.
Unused inputs must always be
tied to an appropriate logic voltage
level (e.g., either GND or VCC).
Unused outputs must be left open.
MC74HC373A
http://onsemi.com
4
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
125C
ÎÎÎ
ÎÎÎ
85C
ÎÎÎÎ
ÎÎÎÎ
– 55 to
25C
ÎÎÎÎ
ÎÎÎÎ
VCC
V
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Input Leakage
Current
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
±1.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±1.0
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Three–State
Leakage Current
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Output in High–Impedance State
Vin = VIL or VIH
Vout = VCC or GND
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±0.5
ÎÎÎ
Î
Î
Î
ÎÎÎ
±5.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±10
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Quiescent Supply
Current (per Package)
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
Iout = 0 µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
4.0
ÎÎÎ
Î
Î
Î
ÎÎÎ
40
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
160
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
NOTE:Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎ
ÎÎÎÎ
VCC
V
ÎÎÎÎ
ÎÎÎÎ
– 55 to
25C
ÎÎÎ
ÎÎÎ
85C
ÎÎÎÎ
ÎÎÎÎ
125C
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Input D to Q
(Figures 1 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
125
80
25
21
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
155
110
31
26
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
190
130
38
32
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Latch Enable to Q
(Figures 2 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
140
90
28
24
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
175
120
35
30
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
210
140
42
36
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLZ
tPHZ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Output Enable to Q
(Figures 3 and 6)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
125
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
150
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPZL
tPZH
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Output Enable to Q
(Figures 3 and 6)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
125
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
150
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tTLH
tTHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Output Transition Time, Any Output
(Figures 1 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
60
23
12
10
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
75
27
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
90
32
18
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Capacitance
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
10
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
pF
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
Cout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Three–State Output Capacitance
(Output in High–Impedance State)
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
15
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
pF
NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON
Semiconductor High–Speed CMOS Data Book (DL129/D).
Typical @ 25°C, VCC = 5.0 V
CPD Power Dissipation Capacitance (Per Enabled Output)* 36 pF
*Used to determine t he no–load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
ON Semiconductor High–Speed CMOS Data Book (DL129/D).
MC74HC373A
http://onsemi.com
5
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
TIMING REQUIREMENTS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
VCC
ÎÎÎÎÎ
ÎÎÎÎÎ
– 55 to 25C
ÎÎÎÎÎ
ÎÎÎÎÎ
85C
ÎÎÎÎÎ
ÎÎÎÎÎ
125C
ÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎ
Fig.
ÎÎÎ
ÎÎÎ
V
CC
Volts
ÎÎÎ
ÎÎÎ
Min
ÎÎÎ
ÎÎÎ
Max
ÎÎÎ
ÎÎÎ
Min
ÎÎÎ
ÎÎÎ
Max
ÎÎÎ
ÎÎÎ
Min
ÎÎÎ
ÎÎÎ
Max
ÎÎ
ÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Input D to Latch Enable
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
4
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
25
20
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
30
25
6.0
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
40
30
8.0
7.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
th
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Hold Time, Latch Enable to Input D
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
4
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5 0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tw
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Pulse Width, Latch Enable
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
60
23
12
10
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
75
27
15
13
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
90
32
18
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Rise and Fall Times
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
SWITCHING WAVEFORMS
Figure 1. Figure 2.
VCC
GND
tf
tr
INPUT D
Q
10%
50%
90%
10%
50%
90%
tTLH
tPLH tPHL
tTHL
VCC
GND
50%
LATCH ENABLE
tPLH tPHL
Q
tw
50%
Figure 3. Figure 4.
50%
50%
1.3 V
Q
tPZL tPLZ
tPZH tPHZ
10%
90%
VCC
GND
HIGH
IMPEDANCE
VOL
VOH
HIGH
IMPEDANCE
Q
OUTPUT
ENABLE
50%
INPUT D
LATCH ENABLE
VCC
VCC
GND
GND
VALID
th
tsu
50%
MC74HC373A
http://onsemi.com
6
TEST CIRCUITS
*Includes all probe and jig capacitance
CL*
TEST POINT
DEVICE
UNDER
TEST
OUTPUT
Figure 5. Figure 6.
*Includes all probe and jig capacitance
CL*
TEST POINT
DEVICE
UNDER
TEST
OUTPUT
CONNECT TO VCC WHEN
TESTING tPLZ AND tPZL.
CONNECT TO GND WHEN
TESTING tPHZ AND tPZH.
1 kΩ
EXPANDED LOGIC DIAGRAM
D0
3
DQ
LE
2
Q0
11
1
D1
4
DQ
LE
5
Q1
D2
7
DQ
LE
6
Q2
D3
8
DQ
LE
9
Q3
D4
13
DQ
LE
12
Q4
D5
14
DQ
LE
15
Q5
D6
17
DQ
LE
16
Q6
D7
18
DQ
LE
19
Q7
PACKAGE DIMENSIONS
PDIP–20
N SUFFIX
PLASTIC DIP PACKAGE
CASE 738–03
ISSUE E NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEAD WHEN
FORMED PARALLEL.
4. DIMENSION B DOES NOT INCLUDE MOLD
FLASH.
M
L
J20 PL
M
B
M
0.25 (0.010) T
DIM MIN MAX MIN MAX
MILLIMETERSINCHES
A25.66 27.171.010 1.070
B6.10 6.600.240 0.260
C3.81 4.570.150 0.180
D0.39 0.550.015 0.022
G2.54 BSC0.100 BSC
J0.21 0.380.008 0.015
K2.80 3.550.110 0.140
L7.62 BSC0.300 BSC
M0 15 0 15
N0.51 1.010.020 0.040
E
1.27 1.770.050 0.070
1
11
10
20
–A–
SEATING
PLANE
K
N
FG
D20 PL
–T–
M
A
M
0.25 (0.010) T
E
B
C
F
1.27 BSC0.050 BSC
MC74HC373A
http://onsemi.com
7
PACKAGE DIMENSIONS
SO–20
DW SUFFIX
CASE 751D–05
ISSUE F
20
1
11
10
B20X
H10X
C
L
18X A1
A
SEATING
PLANE
hX 45
E
D
M
0.25 M
B
M
0.25 S
AS
B
T
eT
B
A
DIM MIN MAX
MILLIMETERS
A2.35 2.65
A1 0.10 0.25
B0.35 0.49
C0.23 0.32
D12.65 12.95
E7.40 7.60
e1.27 BSC
H10.05 10.55
h0.25 0.75
L0.50 0.90
0 7
NOTES:
1. DIMENSIONS ARE IN MILLIMETERS.
2. INTERPRET DIMENSIONS AND TOLERANCES
PER ASME Y14.5M, 1994.
3. DIMENSIONS D AND E DO NOT INCLUDE MOLD
PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 PER SIDE.
5. DIMENSION B DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE PROTRUSION SHALL
BE 0.13 TOTAL IN EXCESS OF B DIMENSION AT
MAXIMUM MATERIAL CONDITION.
TSSOP–20
DT SUFFIX
CASE 948E–02
ISSUE A
DIM
A
MIN MAX MIN MAX
INCHES
6.60 0.260
MILLIMETERS
B4.30 4.50 0.169 0.177
C1.20 0.047
D0.05 0.15 0.002 0.006
F0.50 0.75 0.020 0.030
G0.65 BSC 0.026 BSC
H0.27 0.37 0.011 0.015
J0.09 0.20 0.004 0.008
J1 0.09 0.16 0.004 0.006
K0.19 0.30 0.007 0.012
K1 0.19 0.25 0.007 0.010
L6.40 BSC 0.252 BSC
M0 8 0 8
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSION A DOES NOT INCLUDE MOLD
FLASH, PROTRUSIONS OR GATE BURRS. MOLD
FLASH OR GATE BURRS SHALL NOT EXCEED
0.15 (0.006) PER SIDE.
4. DIMENSION B DOES NOT INCLUDE
INTERLEAD FLASH OR PROTRUSION.
INTERLEAD FLASH OR PROTRUSION SHALL NOT
EXCEED 0.25 (0.010) PER SIDE.
5. DIMENSION K DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.08 (0.003) TOTAL IN
EXCESS OF THE K DIMENSION AT MAXIMUM
MATERIAL CONDITION.
6. TERMINAL NUMBERS ARE SHOWN FOR
REFERENCE ONLY.
7. DIMENSION A AND B ARE TO BE
DETERMINED AT DATUM PLANE -W-.
ÍÍÍÍ
ÍÍÍÍ
ÍÍÍÍ
110
1120
PIN 1
IDENT
A
B
–T–
0.100 (0.004)
C
DGH
SECTION N–N
K
K1
JJ1
N
N
M
F
–W–
SEATING
PLANE
–V–
–U–
S
U
M
0.10 (0.004) V S
T
20X REFK
L
L/2
2X
S
U0.15 (0.006) T
DETAIL E
0.25 (0.010)
DETAIL E
6.40 0.252
--- ---
S
U0.15 (0.006) T
MC74HC373A
http://onsemi.com
8
PACKAGE DIMENSIONS
DIM MIN MAX MIN MAX
INCHES
--- 2.05 --- 0.081
MILLIMETERS
0.05 0.20 0.002 0.008
0.35 0.50 0.014 0.020
0.18 0.27 0.007 0.011
12.35 12.80 0.486 0.504
5.10 5.45 0.201 0.215
1.27 BSC 0.050 BSC
7.40 8.20 0.291 0.323
0.50 0.85 0.020 0.033
1.10 1.50 0.043 0.059
0
0.70 0.90 0.028 0.035
--- 0.81 --- 0.032
A1
HE
Q1
LE
10 0
10
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS D AND E DO NOT INCLUDE
MOLD FLASH OR PROTRUSIONS AND ARE
MEASURED AT THE PARTING LINE. MOLD FLASH
OR PROTRUSIONS SHALL NOT EXCEED 0.15
(0.006) PER SIDE.
4. TERMINAL NUMBERS ARE SHOWN FOR
REFERENCE ONLY.
5. THE LEAD WIDTH DIMENSION (b) DOES NOT
INCLUDE DAMBAR PROTRUSION. ALLOWABLE
DAMBAR PROTRUSION SHALL BE 0.08 (0.003)
TOTAL IN EXCESS OF THE LEAD WIDTH
DIMENSION AT MAXIMUM MATERIAL CONDITION.
DAMBAR CANNOT BE LOCATED ON THE LOWER
RADIUS OR THE FOOT. MINIMUM SPACE
BETWEEN PROTRUSIONS AND ADJACENT LEAD
TO BE 0.46 ( 0.018).
HE
A1
LEQ1
c
A
ZD
E
20
110
11
b
M
0.13 (0.005)
e
0.10 (0.004)
VIEW P
DETAIL P
M
L
A
b
c
D
E
e
L
M
Z
SOEIAJ–20
F SUFFIX
CASE 967–01
ISSUE O
ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes
without further notice to any products herein. SCILLC makes no warranty , representation or guarantee regarding the suitability of its products for any particular
purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,
including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or
specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must be
validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.
SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications
intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or
death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold
SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable
attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim
alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.
PUBLICATION ORDERING INFORMATION
JAPAN: ON Semiconductor, Japan Customer Focus Center
4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–0031
Phone: 81–3–5740–2700
Email: r14525@onsemi.com
ON Semiconductor Website: http://onsemi.com
For additional information, please contact your local
Sales Representative.
MC74HC373A/D
Literature Fulfillment:
Literature Distribution Center for ON Semiconductor
P.O. Box 5163, Denver, Colorado 80217 USA
Phone: 303–675–2175 or 800–344–3860 Toll Free USA/Canada
Fax: 303–675–2176 or 800–344–3867 Toll Free USA/Canada
Email: ONlit@hibbertco.com
N. American Technical Support: 800–282–9855 Toll Free USA/Canada
